everyfieldgame

 VCDL第七級輸出加noise遇到的狀況 竟然會遇到已經比較完，他突然又在同一周期又再比較 本來VCDL的時間差為正，在同一週期突然變成為負 正常狀況 Vctrlp 的電壓越小反倒震盪次數越少

FS corner VCDL*7 , add noise so many time error SS corner add noise work is Fine , because delay time is nanosecond SF corner 每一個delay 都很線性 我在SF corner ，調整M的數量，只是影響震盪次數

  目前電路的想法 1. Time Domain Comparator 整體電壓改高 2.改成1級 2級 3 級 standard cell 來去做嘗試 FF corner osciliation is work  ( VCDL*7) IDEAL VCDL wave need to discharge more quicker and Charge also too  but FS corner in practical is more wider and discharge rate more slow

  Comparator Function Error SS corner Conversion Delay too Long 測Input Refered Noise FS corner + noise  造成的時間delay error Time Domain Comparator 可能會有沒有運作的情況

 初始數字設定 VCDL_OUTP 脈衝波不會延遲 VCDL_OUTN 脈衝波有 delay時間 PD_N_CLK 領先於 PD_N_D  輸出會等於 0 PD_P_CLK  落後於 PD_P_D  輸出會等於 1 Delay_N=PD_N_CLK - PD_N_D Delay_P =PD_P_CLK - PD_P_D 從上面數字來看 ， VCDL_OUTP 越領先 -> PD_N_CLK     , PD_P_D越領先                                   VCDL_OUTN 越領先 ->PD_N_D    , PD_P_CLK越領先 Delay_N= 時間會變越長 Delay_P = 時間會變越短 FS corner 反倒運作

  奇怪的地方是PD_n_CLK 那邊寄生電容比較大，但實際上他理論上充電速度應該比較慢   但 電路波形他充電速到比較快 目前DFF 測試 其實DATA 那邊是有領先的