Time Domain Comparator 加 noise 會遇到的問題
VCDL第七級輸出加noise遇到的狀況
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| 竟然會遇到已經比較完，他突然又在同一周期又再比較 |
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| 本來VCDL的時間差為正，在同一週期突然變成為負 |
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| 正常狀況 |
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| Vctrlp 的電壓越小反倒震盪次數越少 |
flowchart 筆記
Adaptive time domain comparator Adaptive time domain comparator
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Time Domain Comparator
當CLK=0 , —> Time Domain Comparator 開始比較 , CLK=1 並沒有reset作用 VCDL 的輸出 等於 輸入脈波的延遲 當輸入脈波為下降波時，經過BUFFER_VCDL ，會讓波變成接近理想的正緣波 再把雙端上升波傳給Phase Detector ， 進而比出雙端電壓哪個比較高 波型對照
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