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  VTC IDEAL INPUT 波幅大小0.25-0.23 切10次完後的電壓 IDEAL VTC 輸入電壓range Voltage to Time 更新過後的Voltage to time 有16 筆資料，符合4bit DNL INL 第二次 第三次 第四次 TA_TP 雙端輸入改成4u

  陣列掃描的規則，會少一個數字

同樣一個節點，不小心多打，剛好是不同metal層，所以結果是笑臉，但會有extraction result   R-String layout 完整的圖 DNL INL DAC OUTPUT

  LAB2 R-string 笑臉 LAB2 INV 笑臉 LAB2 TG 笑臉 LAB2 RDAC 笑臉 RDAC_DRC Layout

  flow chart1

  我把輸入電壓Amplitude 改成0.249 就變回10 bit了 SAR flow chart

  VCDL first stage node wave 當sample_N 電壓大 ，NTT 節點電壓會很高，導致Nmos放電放不了 ，有可能是OTT電壓太高了 correct VCDL wave correct VCDL2 wave 1 stage 可以9.7 4 stage VCDL wave not sure VCDL 運作圖 比較錯誤 由於比較器輸出 跟 CLKC 太過相近，導致輸出碼錯誤 1.最後想到，其實只要PD+ , PD- 其中一個先跳起來 ，比較就比較完了 2.VCDL輸出接inverter , 讓PD 雙端輸入，為0-->1 3.如果輸入電壓太低，會導致VCDL一直無法放電    VCDL內部節點保持為1 ，VCDL輸出一直為0 ，不會有rising wave                                                                                          

這副牌太神拉 

  看到比較器輸出有比錯誤

  SAR ADC 運作圖 DAC 開關

當CLK=0 , —> Time Domain Comparator 開始比較 , CLK=1 並沒有reset作用 VCDL 的輸出 等於 輸入脈波的延遲 當輸入脈波為下降波時，經過BUFFER_VCDL ，會讓波變成接近理想的正緣波 再把雙端上升波傳給Phase Detector ， 進而比出雙端電壓哪個比較高  波型對照

     SAR LOGIC 每一個時脈 ，是由CLK_REF 每一次正緣觸發，來產生一個時脈    CLKC 基本上也是由CLK_REF來決定 ，CLKS 跟CLK10也會決定CLKC 。       OR LOGIC     但CLK1-CLK10會經過DAC那些產生一些延遲

🎃 👽  節點命名👽🎃 錯誤的波型 理想的波型 導致DAC 雙端往上切 原因 我那兩點不小心命名一樣導致上面的錯誤 總結 在節點命名，務必要謹慎小心，不然檢查起來很容易忽略