VCDL problem

 

VCDL first stage node

wave

當sample_N 電壓大 ，NTT 節點電壓會很高，導致Nmos放電放不了 ，有可能是OTT電壓太高了

correct VCDL wave

correct VCDL2 wave

1 stage 可以9.7

4 stage VCDL wave not sure

VCDL 運作圖

比較錯誤 由於比較器輸出 跟 CLKC 太過相近，導致輸出碼錯誤

1.最後想到，其實只要PD+ , PD- 其中一個先跳起來 ，比較就比較完了

2.VCDL輸出接inverter , 讓PD 雙端輸入，為0-->1

3.如果輸入電壓太低，會導致VCDL一直無法放電

   VCDL內部節點保持為1 ，VCDL輸出一直為0 ，不會有rising wave