趨勢圖
 |
| VTC IDEAL INPUT 波幅大小0.25-0.23 切10次完後的電壓 |
 |
| IDEAL VTC 輸入電壓range |
 |
| Voltage to Time |
 |
| 更新過後的Voltage to time 有16 筆資料，符合4bit DNL INL |
 |
| 第二次 |
 |
| 第三次 |
 |
| 第四次 |
 |
| TA_TP 雙端輸入改成4u |
flowchart 筆記
Adaptive time domain comparator Adaptive time domain comparator
這個網誌中的熱門文章
Layout 笑臉
LAB2 R-string 笑臉 LAB2 INV 笑臉 LAB2 TG 笑臉 LAB2 RDAC 笑臉 RDAC_DRC Layout
Time Domain Comparator
當CLK=0 , —> Time Domain Comparator 開始比較 , CLK=1 並沒有reset作用 VCDL 的輸出 等於 輸入脈波的延遲 當輸入脈波為下降波時，經過BUFFER_VCDL ，會讓波變成接近理想的正緣波 再把雙端上升波傳給Phase Detector ， 進而比出雙端電壓哪個比較高 波型對照
留言
張貼留言