everyfieldgame

  Clock  Generator is correct😀

 

 SAR ADC 第一次 效能好  VCDL Inverter Comparator_2 VCDL control Supply VCDL_DTW_2 Inverter_COMP_DTW SAR ADC 第二次效能好 VCDL電壓提供 Fin=9.921875k

  FS corner VCDL M01 M越小 FS corner 越好 FS corner VCDL M01 M越小 FS corner 越好

 問題1 Virtuoso再跑EDA ,Verilog-A 無效

  Step1 EDA cloud Host: edaftp.tsri.org.tw Username: pk1703 Password: OTP的密碼 Local server Host: sftp://140.118.202.35 Username: M11002241 Password: aiclab7058 Step2 打開Terminal 輸入 ftp edaftpl Step3 輸入 帳號 pk1703 輸入 密碼 xxxxxxx Step4 get xxxx Step5 下載後可使用指令 tar-xf file_name.tar 將檔案解開。 https://www.notion.so/FileZilla-Local-Sever-EDA-cloud-0eeb474785f842d19ddbeca9ccbc1ec2

DTW M0 & M1 掃描 finger 0-10 ，finger= 0震盪13次 , finger=9震盪3次 ，確實DTW 影響 VCDL 非常大  DTW M0 & M1 掃描 finger 0-10 ，finger= 0震盪13次 , finger=9震盪3次 ，確實DTW 影響 VCDL 非常大 

 

  理想電路運作

例子 ENOB=11.612253 ，是在測150u時，可能也因為才第二次取樣或第三次取樣，   ENOB=11.9000 ，是在測580u時，可以看到可能取比較後面的值。所以ENOB 才正常

Vctrl 電路 Vctrl generation Circuit CLK=1 Reset  的狀況 CLK=0 Conversion 的狀況

  發現DTW那邊輸出產生Ｃｌｏｃｋ訊號之後　，Ｖｃｔｒｌ　那邊的電壓會突然下降 DTW那邊的ＶＣＤＬ的問題　，拿破崙那邊電壓一放電　，　Ｖｃｔｒｌ電壓那邊也會跟著下降　，目前不知道為什麼 Unit capacitor more bigger  , Vctrl charge injection is less 

  P & N 的電壓　，　一直處在SF corner放電　，　不知道是否會電壓產生影響 可以work的VCDL 以這個為標準 FF corner I discovered that Valid rise to slow , lead to VCDL still work , beciuse FF corner function speed is more quicklier , so compare to or gate   , or gate  charge speed is too slow  , 完整的FF corner  在 Time Domain ADC 運作的問題點 發現到SS corner 在電壓差到10u 的狀況下 ，會剛好運作失敗 ， 導致比較錯誤 FS corner 遇到 VCDL開始運作時 ， kickbakc noise 產生Vip Vin 的大小順序相反的問題 理論上 ，用來跟上面錯誤突來對照 Vip > Vin 理論上應該是OP比較大 ，但比出來是ON比較大 ，在SS corner