Virtuoso 問題收集

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 問題1 Virtuoso再跑EDA ,Verilog-A 無效




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Time Domain Comparator

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當CLK=0 , —> Time Domain Comparator 開始比較 , CLK=1 並沒有reset作用 VCDL 的輸出 等於 輸入脈波的延遲 當輸入脈波為下降波時，經過BUFFER_VCDL ，會讓波變成接近理想的正緣波 再把雙端上升波傳給Phase Detector ， 進而比出雙端電壓哪個比較高  波型對照
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DTW 的運作

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 初始數字設定 VCDL_OUTP 脈衝波不會延遲 VCDL_OUTN 脈衝波有 delay時間 PD_N_CLK 領先於 PD_N_D  輸出會等於 0 PD_P_CLK  落後於 PD_P_D  輸出會等於 1 Delay_N=PD_N_CLK - PD_N_D Delay_P =PD_P_CLK - PD_P_D 從上面數字來看 ， VCDL_OUTP 越領先 -> PD_N_CLK     , PD_P_D越領先                                   VCDL_OUTN 越領先 ->PD_N_D    , PD_P_CLK越領先 Delay_N= 時間會變越長 Delay_P = 時間會變越短 FS corner 反倒運作
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