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  Adaptive time domain comparator Adaptive time domain comparator

  目前遇到電壓小一點點，電路無法產省正常的波形 解決方法: 我發現電壓如果寫VDD/2-dv 這樣的算法，好像輸出就有問題，發現了 VDD/2-VDD/2^12 ，這樣寫法會讓給的電壓有問題 ，只 要寫 次方項就有問題，改成VDD/4096 Mintour的電壓變化，對Napoleon的電壓變化影響小 ，有可能是跟M4 mos 的size有關  第三個VCDL 產生不出脈衝波的原因 more detail about the three VCDL 最早可以讓SS corner 可以work的 參數 SCAN M0 to gain the variation SS corner situation , Ya my guess is right , but this is for VCDL tests alone SCAN Mrst to gain the variation SS corner situation , Ya my guess is right , but this is for VCDL tests alone --------------------------------------------------------------------------------------------------------------------------- 當電路在DATA放 inverter 出來結果會相反 上面屬於PD_N 的數字 下面是屬於PD_P VCDL array 如果這樣皆是不會起振，不管你是偶數級還是奇數級 這樣會有收斂問題 ，還是不能跑 ，但把Vctrlp Vctrln 電壓條好後就可以跑了 看起來有沒有加DTW 不影響 VCDL的輸出頻率 ， 只有震盪次數的問題 Time Domain Camparator 兩種狀況 右邊輸出預設為11才會運作出來 目 目前使用的  SR -Latch 使用nor Gate  當Vip > Vin  DTWP=1 , DTWN=0 Outp=1 Outn=0 當Vip < Vin  DTWP=0 , DTWN=1 Outp=0 Outn=1 SS corner 隨著電容增加 ，電壓脈衝波越來越難升上去 電容增大SS corner ， dekay 時間基本上會增加 Cap 增加 上升速