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當CLK=0 , —> Time Domain Comparator 開始比較 , CLK=1 並沒有reset作用 VCDL 的輸出 等於 輸入脈波的延遲 當輸入脈波為下降波時，經過BUFFER_VCDL ，會讓波變成接近理想的正緣波 再把雙端上升波傳給Phase Detector ， 進而比出雙端電壓哪個比較高 波型對照
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